5G興起，電源模塊將面臨怎樣的機(jī)遇？
發(fā)布時(shí)間：2019-11-20 14:54:24 瀏覽：2813
5G基站是選用多天線、多射頻組件、高頻率和愈加密布的組件辦法，目前我國(guó)5G基站數(shù)量約為500萬座，是工業(yè)4.0基站數(shù)量的1.5倍，在5G基站中電源模塊的芯片技藝請(qǐng)求更高，掩蓋范圍愈加寬廣，而電源模塊的展開也包含著宏大的時(shí)機(jī)
關(guān)于工業(yè)4.0和5G基站來說，開發(fā)周期更短、尺寸更小、散熱、抑止EMI噪聲、FPGA等時(shí)序辦理以及高速ADC/DAC低噪聲供電等將全面提升到新的高度。為滿足5G基站需求，電源模塊職業(yè)展開前景展現(xiàn)新的時(shí)機(jī)。
分立方案需求占領(lǐng)主板的大面積，而緊湊的體系規(guī)劃需求與之相悖，難以分身。5G基站載板芯片包含基帶、FPGA、收發(fā)器等，很多高速線可散布和并聯(lián)在電源模塊下方，然后有效進(jìn)步板上走線面積。而分立模仿IC有很多的SW Pin，無法在下方走高速線，因而理論可用面積會(huì)更小。
此外，由于工業(yè)4.0及5G基站應(yīng)用發(fā)作的高功率密度，對(duì)散熱也提出了新的請(qǐng)求。并且隨著頻率越來越高，EMI測(cè)試標(biāo)準(zhǔn)日益嚴(yán)厲，需求停止多個(gè)版別PCB修正及調(diào)試。一同因5G基站載板選用了眾多的FPGA/ASIC，針對(duì)FPGA/ASIC的電源規(guī)劃愈加復(fù)雜，觸及電源軌數(shù)多、嚴(yán)厲的發(fā)起/關(guān)機(jī)時(shí)序、精度高、照應(yīng)速度快、低噪聲等。而關(guān)于芯片中ADC以及DAC射頻鏈路的供電請(qǐng)求，噪聲是需求嚴(yán)厲控制的。
電源模塊創(chuàng)新規(guī)劃與方案，不只運(yùn)用占用面積小，并且選用的外圍器件也隨之削減，本錢降落，不需求單獨(dú)做補(bǔ)償控制等，開發(fā)本錢也大幅減縮，相同的在散熱、EMI、噪聲、功耗以及支撐多路電源輸出等的表現(xiàn)相同超卓。
顯然，電源模塊順應(yīng)了工業(yè)4.0和5G基站的需求，但并不代表分立電源辦理IC沒有空間。
分立方案仍有市場(chǎng)空間，特別是在板上空間受限時(shí)假如沒有一塊完好面積，這時(shí)分立方案要更適宜。此外體系如對(duì)單路電源有請(qǐng)求，分立則更靈敏，分立方案將長(zhǎng)期存在。
固然經(jīng)過許多層面的創(chuàng)新讓電源模塊大展身手，但將來仍有許多“進(jìn)階”空間。一是芯片制程會(huì)不時(shí)進(jìn)步；二是模塊封裝技藝將不時(shí)發(fā)作迭代性的突破；三是從模塊的磁規(guī)劃方面動(dòng)手進(jìn)步性能。例如電源模塊之前是2D封裝，如今是3D封裝，之前運(yùn)用的是引線構(gòu)造單層PCB規(guī)劃，而如今運(yùn)用的是多層（4層或6層）規(guī)劃等。
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